Verilog 程式有人能幫忙一下嗎?

扣扣

1.        完成可以驗證此模組dff功能的基本Testbench,並用Modelsim完成模擬

module d_ff (clk,rst,d,q);
input clk,rst,d;
output q;
reg q;
always @ (posedge clk or rst)
if (rst)
  q <= 0;
else
q <= d;
end
endmodule

module test;
2.        設計一個具有正緣觸發clock和reset輸入與4 bit的count_out輸出的特別計數器，當reset=1’b1模組會重置,當reset=1’b0時模組會正常操作,此時第一次clock正緣觸發時計數器加1，第二次clock正緣觸發時計數器加2，往後依此類推，奇數次clock正緣觸發時計數器都會加1，偶數次 clock正緣觸發時計數器都會加2，計數器的值由[3:0]count_out輸出。完成此特別計數器的模組設計及可以驗證此模組功能的基本Testbench,並用Modelsim完成模擬。
3.設計一名為PWM_DDA的模組，它啟動之前上課與作業學過做過的PWM和DDA二個下層模組。上層模組中有一個新的1位元輸入DDA_enable，當DDA_enable為1’b1時，PWM_DDA惟一的1位元輸出pulse將輸出DDA型式的脈衝，而當DDA_enable為1’b0時惟一的1位元輸出pulse將輸出PWM型式的脈衝。